スキャンコンバータ 回路の説明 (Page 1 / 3)

■ それでは早速回路の説明・・・

今回は、映像信号を増幅するためのアンプや A/D変換回路、ラインメモリ、出力ラッチ等の「映像・倍速変換」に関する回路と、 それらにクロックや同期信号、その他のタイミングに関する信号を供給するための「タイミング信号処理」に分割して製作している。　 そのため、説明についても便宜上、それぞれのブロック毎にさせていただくことにする。
尚、「映像・倍速変換」部分は二種類製作したが、入出力に関する仕様は両者とも同じになるようにしてあるので、 使用部品の違いや、周辺回路によるそれらの差異吸収法についても併せて見ていただければ幸いだ。

１．まずはタイミング信号処理部から・・・

最初に、液晶パネル自体が要求するタイミング信号を少し検討しておくことにする。
仕様書からタイミングに関するものを抜き出してみると・・・
ドットクロック周波数 = 25.175MHz(typ)
水平周期 = 800CLK、うち表示期間 = 640CLK
この液晶パネルには「DEモード」「固定モード」という二種類のモードがあり、DEモードでは表示タイミングを 同期信号以外に、外部からの DE(Display Enable)信号で制御することができる。　今回はそれほどシビアに表示位置を管理する必要がないことや、 回路を簡単にする意味もあり、固定モードを選択することにした。　ちなみに、元々のパチンコ台でも「固定モード」に設定されている。
続いて水平同期信号関係を固定モードで拾って行くと・・・
フロントポーチ = 16CLK
同期パルス幅 = 96CLK
バックポーチ = 48CLK
流れとしては、PLLを使ってメインとなるクロック 25.175MHzを発振させ、それをカウンタで 1600分周したもの (15.734KHz)を入力された信号の同期信号と位相比較、PLLにフィードバック・・・　となる。
途中、800分周の信号を加工して、液晶パネルに供給する倍速の水平同期信号を作成するが、その際に先ほどの パルス幅 = 96CLK というのを意識しておく必要がある。
表示タイミングとしては、水平 1ラインを 800分割し、そのうちの 640ドット分を画像の表示用として使用、 残りの 160ドット分が同期信号やフロントポーチ、バックポーチなどの非表示エリアとして使われることになる。

その他に必要になる信号として、A/D変換とラインメモリ書き込み用のクロック(12.5875MHz)、それを倍速で読み出して ラッチするためのクロック(25.175MHz)が必要だ。　また、ラインメモリは容量が大きいものを最初の 800ドット分だけ使うことになるため、走査線の最初でリセットをかけてやる必要がある。　 そのため、書き込み側と読み出し側でそれぞれ 1クロック分だけアクティブになるリセット信号を用意する。

最後に垂直同期信号。　水平同期ほどはシビアに考える必要がないという認識だがどうだろうか。
とりあえずはスルーでそのまま供給してみて、何か問題があれば対応を考えることにする。


さて、予備実験後の最終的な回路をブロック図にしてみた。

■ 同期分離回路
このブロックの入力となるのは「複合同期信号 (C.SYNC)」となる。　入力ソースによってはここが映像信号になっていたり することもあるので、まずは同期分離回路を通して H.SYNCと V.SYNCをそれぞれ分離することから全てが始まる。
今回は NJM2257Dという AFC付き同期分離ICを試してみた。　水平走査周波数の 32倍のセラロックを使用した発振回路により、 無信号時にも安定な水平同期信号が供給され、さらに 1/2fhキラーを内蔵しているので、垂直同期信号付近に挿入されている 等価パルス に水平同期が引きずられる心配がないという便利な ICだ。　水平同期タイミングや垂直同期パルス幅 (タイミングではない)の調整も可能になっている。
このICから出力された垂直同期信号は、信号入力がなくなると供給されなくなるため、この後に NE555による無安定発振回路を接続して外部同期をかけるようにしている。　その際に垂直位置の調整をするため、 NJM2257Dの機能で垂直パルス幅を少し長めに設定し、VRとCによる簡単な時定数回路で少しだけ遅れ方向に調整ができるようにしている。
以上のプロセスで H.SYNCと V.SYNCが分離される。　V.SYNCは倍速変換部の出力ラッチを通して液晶パネルに供給、 H.SYNCは PLL回路に供給されるほか、A/D変換時のクランプ用としても使用する。
尚、このICの入力信号は他のアナログ信号と同じ部分から供給されるため、電源とアースもアナログ用のものを引き回して 別途供給するようにしている。


■ PLL
さて、お次は PLL・・・　結構問題が多い部分だ (^^;;
本当は 25MHzが一発で発振できる PLLを使いたかったのだが、今回は残念ながら入手できなかったので汎用の PLLである 74HC4046を使用した。　そのため不本意ながら本来必要な周波数の 1/2で発振させることとしている。
この 74HC4046というIC、データシート上約16MHzまで使えることになっており、私の経験から言うと、ハズレのICを引かない限り タイミング用のコンデンサを小さくしてやれば 25MHzでも何とか発振できるようだ。　が、出力の Dutyが 50%を大きく外れてしまったり、電源電圧が少し下がっただけでロックしなくなってしまったりする可能性があり、 メーカー毎に微妙に特性が違うことを考えれば再現性に問題がある使い方は避けたいところだ。
ということで、少し悩んだ結果結局は 1/2の周波数で発振させて後から逓倍回路を通す方法に決定・・・　と。
ま、逓倍回路も問題がないと言えばウソなんですけどネ (^^;;

あと、少しだけ補足しておくと、この PLLに内蔵している位相比較器の特性によるためか、ロック状態の時に両者の位相差がゼロだと (普通はゼロなんですが (^^;; ) 位相が少しだけ外れた場合に反応しにくくなる傾向があり、結果として 反応するまでズレて戻る ような感じで、画面が少し左右にガタついて見えたりします(大汗)
苦肉の策で、ロック時に少し位相差を持った状態で安定するよう外部からバイアスを与える回路を追加してあり、実はここを VRにしたことにより、 水平位置の調整にも使えてメデタシメデタシ・・・　という妙な結果になってしまった。
尚、このICのみ電源ラインに LCフィルタを二重に挿入して外乱の軽減を図っている。　ここを疎かにすると、 電源ラインからの影響で画面が揺れることがあるので注意した方が良い。　また、巻き線の抵抗分が小さいもの (100μHで 1Ω程度、390μHで数Ω以内)を使用するようにしよう。
ひとつだけ注意点だが、このように電源を別系統とすると、電源投入時等過渡状態の時に入力端子から電流がIC内部に逆流して ラッチアップ という怖い現象を引き起こす可能性がある。　今回は入力が 74HCタイプのICのみなので対策はしていないが、ドライブ能力の高い回路を接続する場合は 抵抗を挿入する等の対策を施した方が良いだろう。
最後に ICのメーカー。　今回は PHILIPSと MOTOROLAのもので動作確認しているが、他メーカーのものでは場合によって 回路定数の変更が必要になる場合があるかも知れない。　また、ナショセミの 74VHC4046が入手できたので きっと速いだろう と思って喜び勇んで使ってみたが、とんでもない期待外れの結果に終わってしまった (^^;;　 最高発振周波数がかなり低いようで、今回の回路ではまともな周波数で発振してくれずとても使える状態ではなかった。　 間違って買わないように注意しよう。

■ 逓倍回路
この部分のみ高速シリーズである 74AC86を使用している。
逓倍の原理としては 遅らせた信号と元の信号の差分を取る というもので、 VRとCによるディレイと EX-ORを使って実現している。　信号を遅らせる時間を変化させると出力の Dutyが変化するため、 何らかの方法で Dutyをチェックし、約50%になるように調整しなくてはならない。
今回は Dutyが簡単にチェックできるよう、CRによるフィルタで波形の平均値を得るためのテストポイントを設けてみた。　 ここの電圧をチェックして 電源電圧の半分 になるよう調整すると良い。　 針式のテスターしかない場合は、別に Dutyが 50%になっている部分から同様の回路でテストポイントを作り、 両ポイント間の電位差がゼロ になるように調整しよう。
逓倍回路で作られた 25.175MHzのクロックは、ラインメモリ読み出し用と液晶パネル用にそれぞれ 39Ωの抵抗を通して供給している。　 液晶パネル側はラッチの論理が逆(立ち下がりエッジ)なので EX-ORを反転回路になるように接続している。

■ 分周・リセット回路ほか
最後にその他のタイミング回路をまとめて行ってみよう・・・
PLLの出力が当初の 1/2の周波数になったので、全体では 800分周ということになる。　最初は 10進カウンタ×2回路入りの 74HC390を使って 100分周する。　このICは内部が 2進と5進部分に分かれているので、最後に 2進部が来るように接続して Dutyが 50%になるようにし、逓倍回路のところで述べた比較用のテストポイントも設けている。
次は 16進カウンタ×2の 74HC393の片側を使い、QB(4分周目)と QC(8分周目)の出力を取り出している。　このうち QBの出力は液晶パネル用 H.SYNCの加工用としてもう片側の入力に加え、こちらの CLR端子に先ほどの 74HC390の出力を与えてやることで、カウントが進まないうちに強制的にクリアさせている。　結果的に入力(もう片側のQB)と同じ周期で Duty 1/8の信号が作られ、これを反転して倍速の H.SYNCとしている。　(Duty 1/8ということは、クロック数換算では 100CLKとなる)
また、上記2つの出力は D-FF 74HC74を使用し、クロックによる同期微分を行ってラインメモリのリセット信号に加工する。　 二段重ねの D-FFを使い、CLR端子が立ち上がった直後のクロックで出力は Lに、その次のクロックで Hに戻って一巡、 次に CLR端子が L→Hになるまで変化しない。　これで書き込み側、読み出し側、それぞれ 1クロック期間のみのリセット信号となる。


とりあえず基板に組み上げてみるとこんな感じになる。
ICの数が多いのか少ないのかというのは別にして、アナログ回路とディジタル回路が同居する場合、 うまくまとめるのは結構大変だったりする。　今回、ディジタル回路の GND処理には 銅箔テープ を使ってまとめてみた。　また GND以外の配線には積極的に UEW(ポリウレタン線)を使っている。　 一般にディジタル回路や高周波回路の GNDは 太く短く が基本であり、アナログ回路の場合は 信号の流れを考慮した一点アース が基本となるなど相反するものも多く、 複数の基板にまたがる配線には特に注意が必要だ。

今回のように実装するケースが最初から決まっている場合、基板を配置するスペースにも制限が生じるため、一部で 基板やシャーシーを切り取っている部分があったりする。　とりあえずは基板の拡大イメージを用意しているので、 詳細についてはそちらも参考にして欲しい。

■ 資料はこちら
基板拡大イメージ 　裏面 　回路図
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